[Verilog] 2장. 모듈 및 테스트벤치 생성부터 시뮬레이션까지 - 개베
2020. 3. 27.
설치된 실행파일을 실행 Welcome창은 닫고 다음과 같은 화면이 출력 프로젝트 생성 : File -> New -> Project 적절한 새 프로젝트 이름 설정 새 파일 만들기 : Create New File 클릭 ① 적절한 새 파일 이름 설정 (.v - Verilog 파일 확장자) ② Verilog 언어를 사용 (※VHDL -> Verilog 변경※) 생성한 프로젝트에 추가된 파일을 확인 Add items to the Project 창은 종료 추가된 파일을 더블 클릭하면 코드를 작성할 수 있는 공간이 생성됨 Verilog 언어로 AND 모듈을 설계 Verilog 코드 작성 module AND(input a,b, ouput y); // 모듈선언, 모듈이름, 모듈 입출력조건(입력 A,B 출력 Y) assi..
