[Verilog] 2장. 모듈 및 테스트벤치 생성부터 시뮬레이션까지

설치된 실행파일을 실행

Welcome창은 닫고 다음과 같은 화면이 출력

프로젝트 생성 : File -> New -> Project

적절한 새 프로젝트 이름 설정

새 파일 만들기 : Create New File 클릭

① 적절한 새 파일 이름 설정 (.v - Verilog 파일 확장자)

② Verilog 언어를 사용 (※VHDL -> Verilog 변경※)

생성한 프로젝트에 추가된 파일을 확인

Add items to the Project 창은 종료

추가된 파일을 더블 클릭하면

코드를 작성할 수 있는 공간이 생성됨

Verilog 언어로 AND 모듈을 설계

Verilog 코드 작성

module AND(input a,b, ouput y); // 모듈선언, 모듈이름, 모듈 입출력조건(입력 A,B 출력 Y)
assign y = a*b; // 두 입력을 곱하여 출력
endmodule // 모듈종료

Verilog언어로 코드를 작성 후 Ctrl+s를 눌러 저장

AND모듈을 설계하였다.

작성한 AND모듈의 기능 테스트를 위하여 테스트벤치 작성

테스트벤치 코드 또한 Verilog 파일이므로 새 파일 추가적으로 생성

테스트벤치 (새 파일) 생성 : 마우스 우클릭 -> Add to Project -> New File

① 파일 이름 : 모듈이름_testbbench 설정(AND_testbench.v)

②Verilog 언어를 사용 (※VHDL -> Verilog 변경※) -> OK

추가된 파일을 확인 - AND_testbench.v

마찬가지로 추가된 파일을 더블 클릭하면

코드를 작성할 수 있는 공간이 생성됨

Verilog_testbench 코드 작성

`timescale 1ns / 1ns // 시간설정 (단위 / 해상도[정밀체크시 ex(1ns/100ps)])
module testbench; // 모듈 선언 및 이름
reg A,B; // 전달받을 데이터를 저장 (계속 사용)
wire Y; // 전달받을 데이터를 저장하지않음 (일회성)

AND chip_and(A,B,Y);   // AND모듈호출, 호출이름:chip_and, 인풋아웃풋

initial // 구문으로 순차적으로 신호를 인가할 때 사용 (한번만 수행)
begin // 구문 시작 {
A=0;B=0;#50; // #50ns 뒤에 A단자로 0입력, B단자로 0입력 (현재시간 0ns)
A=0;B=1;#50;   // #50ns 뒤에 A단자로 0입력, B단자로 1입력 (현재시간 50ns)
A=1;B=0;#50;   // #50ns 뒤에 A단자로 1입력, B단자로 0입력 (현재시간 100ns)
A=1;B=1;#50;   // #50ns 뒤에 A단자로 1입력, B단자로 1입력 (현재시간 150ns)
end // 구문 종료 }

endmodule // 모듈 종료